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新思科技推出新一代VC SpyGlass RTL静态Signoff平台

2020/3/18 8:00:00   来源:美通社  

性能提高3倍的同时误报降低10倍,并且提供数十亿门级的容量

加州山景城2020年3月18日 /美通社/ --

重点:

  • 使用可信赖的行业标准SpyGlass引擎来获得signoff信任
  • 利用机器学习技术,将误报降低10倍
  • 在内存占用减少一半的同时性能提高3倍,从而降低服务器成本
  • 统一的Verdi调试并提供各抽象层次的可见性
  • Design Compiler和PrimeTime兼容性加快了signoff

新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)今日宣布面向市场推出VC SpyGlass? RTL静态Signoff平台,该平台采用了公认的SpyGlass®技术,是新思科技Verification Continuum?平台的一部分。支持多核的VC SpyGlass平台可在内存占用减少一半的同时将性能提高3倍。新一代平台通过机器学习技术增强了自身功能,使用可信赖的行业标准SpyGlass引擎,在不影响结果质量的情况下将误报降低了10倍。

SK Hynix芯片设计主管Duen-Min Wang表示:“借助VC SpyGlass降低误报的技术,我们能够专注于调试实际问题,并发现以前未发现的跨时钟域问题。此外,VC SpyGlass和Design Compiler设计行为的一致性,将我们的设计设置时间缩短到了一天,同时提供更加灵活的调试和自定义约束设置。”

愈加复杂的芯片设计要求在RTL开发早期对RTL、跨时钟域(CDC)和跨复位域(RDC) 设计的正确性进行验证。新思科技VC SpyGlass集成了先进的算法和分析技术,可在RTL开发早期为设计人员提供详细的设计信息和建议。它提供了紧密集成的形式验证解决方案,通过降低误报并提供全面的CDC和RDC分析,捕获设计实现过程中出现的逻辑问题。VC SpyGlass还与Verdi®自动调试系统进行了天然的集成,以加快分析故障的根本原因。此外,VC SpyGlass平台使用与新思科技Design Compiler®和PrimeTime®工具保持一致的设计行为和Tcl流程,来显著缩短实现流程和验证流程之间的设置时间。

瑞萨电子数字设计技术部门、共享研发部门、物联网与基础架构业务部主管Hideyuki Okabe表示:“约束不充分或不正确是造成大量违例问题的主要原因,这也会相应地增加我们的调试周期。借助VC SpyGlass的新机器学习技术,我们的设计团队将能够显著减少要调试的CDC违例误报的数量,从而加快识别根本原因。”

新思科技芯片验证事业群营销与业务开发副总裁Rajiv Maheshwary表示:“对客户来说,紧密集成的RTL静态验证平台对芯片产品加速上市和减少迭代至关重要。VC SpyGlass可在将性能提高3倍的同时,将误报降低10倍,并且提供数十亿门级的容量。通过紧密集成的Lint、CDC和RDC分析,以及与实现流程的兼容性,芯片团队能够提高整体生产力并加快RTL静态signoff。”

可用性和资源

新思科技VC SpyGlass RTL静态signoff平台现已推出。当前的SpyGlass用户可使用现有规则和脚本,轻松升级至VC SpyGlass。

新思科技简介

新思科技(Synopsys, Inc. , 纳斯达克股票代码:SNPS)是众多创新型公司的 Silicon to Software?(“芯片到软件”)合作伙伴,这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为全球第 15 大软件公司,新思科技长期以来一直是电子设计自动化(EDA)和半导体IP领域的全球领导者,并且在软件安全和质量解决方案方面也发挥着越来越大的领导作用。无论您是创建高级半导体的片上系统(SoC)设计人员,还是编写需要最高安全性和质量的应用程序的软件开发人员,新思科技都能够提供您所需要的解决方案,帮助您推出创新性的、高质量的、安全的产品。有关更多信息,请访问www.synopsys.com

编辑联系人:

Camille Xu
新思科技
电邮:wexu@synopsys.com

Simone Souza
新思科技
电邮:simone@synopsys.com

相关链接 :

http://www.synopsys.com


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