先进封装，台积电绑定大客户的利器

    台积电冲刺先进制程之余，同步加大先进封装投资力度，并扶植弘塑、精测、万润及旺矽等本土设备／材料商，建构完整生态系，成为绑住苹果等大客户订单的重要利器。

台积电已宣布，今年资本支出达150亿美元至160亿美元，其中10%用于先进封装，换算金额高达新台币480亿元；同时，因应南科产能扩建，将在南科兴建3D封测新产线，并在龙潭、竹南持续扩充先进封测规模。
    台积电强调，进入第五代行动通讯（5G）时代之后，很多高速运算、车载芯片都需要5奈米以下先进制程，甚至行动装置也整合AI及医疗诊断等强大功能的芯片，并利用先进封装技术，和其他不同的芯片堆叠在一起，让摩尔定律再延伸。
    有鉴于此，台积电正逐步加大先进封测投资，同时培植一批本土设备／材料厂，紧密形成利益共享的生态系，成为台积电打败三星，在全球晶圆代工独占鳌头的利器。
    首先看你导线与封装技术整合，据台积电介绍，公司在导线互连间距密度和系统尺寸上持续升级晶圆级系统整合技术（WLSI），推动系统性能向前演进超越了摩尔定律。WLSI 利用前段三维（3D）整合，系统整合芯片（TSMC-SoIC）和后段三维整合而开发出创新技术，包括整合型扇出（InFO）和 CoWoS技术。台积公司拥有最先进制程的晶圆／芯片，以及混合匹配的前段三维和后段三维系统整合，客户可以利用台积公司独特的从晶圆到封装的整合式服务来打造具差异化的产品。
    其次，据半导体业者透露，被台积电视为下世代5G新应用必备的SOIC（系统单芯片）封装技术，堪称台积电让持续在晶圆代工独霸的先进封装技术。这项先进封装是一种晶圆对晶圆（Wafer-on-wafer）的键合技术，也是台积电推出CoWoS的延伸，是一种3D IC制程技术，可以让台积电具备直接为客户生产3D IC的能力。
    据台积电介绍，系统整合芯片（TSMC-SoIC）是一种创新的晶圆级封装技术，将多个小芯片（Chiplet）整合成一个面积更小与轮廓更薄的系统单芯片，透过此项技术，7 纳米、5纳米甚至 3 纳米的先进系统单芯片能够与多阶层、多功能芯片整合，可实现高速、高频宽、低功耗、高间距密度、最小占用空间的异质三维集成电路。有别于传统的封装技术，TSMC-SoIC 是以关键的铜到铜接合结构，搭配硅导孔（Through-Silicon-Via, TSV）以实现最先进的 3D IC 技术。目前台积公司已完成 TSMC-SoIC 制程认证，开发出微米级接合间距（bonding pitch）制程，并获得极高的电性良率与可靠度数据，展现了台积公司已准备就绪，具备为任何潜在客户用 TSMC-SoIC 生产的能力。
据了解，SoIC技术除了采用矽穿孔（TSV）技术，可以达到无凸起的键合结构，可以把很多不同性质的临近芯片整合在一起，而且用了很多台积电与材料商共同开发的独门材料，把不同芯片整合，达到在相同的体积，增加多倍以上的性能，等于摩尔定律的延伸。
    第三，硅中介层（Si Interposer）与 CoWoS也是台积电封装倚仗的利器。
         2019年，由于高效能运算（HPC）与人工智能（AI）市场的快速成长，CoWoS需求持续强劲，该产品类别的独特要求包括将具有最高运算能力的逻辑芯片与具有最大容量和频宽的存储器芯片整合在一起，而这正是 CoWoS 的优势所在。为了满足持续增加的生产需求，先进后段晶圆厂 AP3 和 AP5 与最初的 CoWoS晶圆厂 AP1 合力提供客户所需的 CoWoS 产能。
    在技术方面，第四代 CoWoS藉由扩大硅中介层的尺寸而进一步提高封装整体性能，中介层面积高达 1,700 平方毫米，其大小足以容纳一个全光罩（full-reticle）尺寸的系统单芯片和多达六个三维（3D）高频宽存储器（HBM）的堆栈。正在开发的第五代 CoWoS 的中介层面积高达 2,400 平方毫米，并同时考虑了新的芯片架构，例如小芯片、系统整合芯片、以及第三代高频宽记忆体（HBM3）。
    第四，先进扇出与整合型扇出（InFO）封装技术自然不用提。
         2019年，台积公司持续领先全球大量生产第四代整合型扇出层叠封装技术（InFO-PoP Gen-4）以支援行动应用处理器与整合型扇出暨基板封装技术（InFO_oS）高效能运算（HPC）晶粒分割的应用。第五代InFO-PoP 和第二代 InFO_oS 也分别通过了认证，支援行动应用和高效能运算应用。根据第五代 InFO-PoP 认证，此技术可以具有更小的封装尺寸，更多的接脚数和更好的电源完整性（power integrity）。
    第二代 InFO_oS 提供了更多的晶粒分割整合于更大的封装尺寸和更高的频宽上。持续开发具有更细间距晶粒到晶粒互连的多晶粒异质整合成就了无基板的崭新整合型扇出技术，支援消费性应用。新世代整合式被动元件技术（Integrated Passive Device, IPD）提供高密度电容器和低有效串联电感（Effective Series Inductance, ESL）以增强电性，并已通过 InFO-PoP 认证。AI 与 5G 行动应用将受惠于强化的 InFO-PoP 技术，新世代 IPD 预计于2020开始进入大量生产。
最后，我们来了解一下台积电的先进导线技术。
    据台积电介绍，为了强化客户的竞争力，台积公司透过导线技术架构的创新与新材料的开发，提供先进导线技术以提升芯片效能。创新的电力分布网络（PDN）方案在于减低传统作法上的高压降与电阻电容延迟，并利用更好的布线资源来改善线路密度。新材料包括金属与介电质材料，开发着重于结实的低介电材料与较低等效电容结构。
除了金属阻绝层的开发之外，台积公司亦研发单金属元素、双元与三元合金。先进技术研究晶体管结构及材料的创新持续提升先进逻辑技术的效能并降低功耗。台积公司在二维材料及纳米碳管晶体管的研究一直走在业界前端。
         2019年，台积公司在超大型集成电路技术研讨会（Symposia on VLSI Technology, VLSI）发表了使用有区域选择的通道化学气相沉积技术成长在二氧化硅 / 硅基板上的 40 纳米通道长度上方闸极二硫化钨 p 通道场效晶体管的首次展示。没有使用二维材料层转移，此直接化学气相沉积技术更适合量产。
台积公司也在2019年举行的国际电子元件会议（International Electron Device Meeting, IEDM）成功率先展示使用后段制程兼容的低温低成本和高迁移率的后段制程纳米碳管晶体管在先进的 28 纳米硅逻辑电路上进行异质整合。台积公司持续寻找支援人工智能和高效能运算的新兴高密度、非挥发性存储器硬件加速器。台积公司的先进技术研究可望为持续密度微缩、提升效能、降低功耗铺路，提供先进逻辑技术以支援行动与高效能运算应用。
    而目前，三星也在先进封装上加大投入，以期和台积电一较高下。